Meloci.ru

По какой шине передаются лишь выходные сигналы микропроцессора

Входные и выходные сигналы процессоров семейства Core i7.

Входные и выходные сигналы процессоров семейства Core i7.

Входные и выходные сигналы процессоров семейства Core i7 (табл. 1) имеют большое разнообразие рабочих уровней сигналов, протоколов обмена, схем согласования и «гашения» сигналов скоростных линий. В различных полупроводниковых цифровых микросхемах и процессорах широко ис­пользуются логические вентили на TTL (ТТЛ) и CMOS (КМОП) структурах. Внутри сложных микросхем применя­ются и другие типы ячеек, но они обычно обрамляются внеш­ними схемами с параметрами ТТL- или CMOS-вентилей. Логические элементы CMOS отличаются от ТТL большим размахом сигнала (низкий уровень ближе к нулю, высокий — к напряжению питания), малыми входными токами (почти нулевыми в статике, в динамике — обусловленными пара­зитной емкостью) и малым потреблением, однако их быст­родействие несколько ниже. В отличие от ТТL, микросхемы CMOS допускают более широкий диапазон питающих на­пряжений. Микросхемы ТТL и CMOS взаимно стыкуются, хотя вход CMOS требует более высокого уровня логичес­кой единицы, а выход CMOS из-за невысокого выходного тока можно нагружать лишь одним ТТL-входом. Современ­ные схемы CMOS по параметрам приближаются к ТТL и хорошо стыкуются с ними. Схе­мы CMOS имеют те же типы выводов, но вместо выхода с открытым коллектором у них присутствует выход с откры­тым стоком (что по логике работы одно и то же).

Для того чтобы любая синхронизируемая схема зафиксировала желаемое состояние, сигналы на входах должны установиться до синхронизирующего перепада за некоторое время, называ­емое временем установки Tsetup, и удерживаться после него в течение времени удержания ТHOLD. Значение этих парамет­ров определяется типом и быстродействием синхронизируе­мой схемы, и в пределе один из них может быть нулевым. Устройство обычно имеет свои буферы дан­ных — двунаправленные приемопередатчики. Эффективность любого сигнального протокола состоит в конечных значениях логических уровней (напряжение, соответствующее логическому “0” и “1”) и их дискретности (разности между уровнями логического “0” и “1”). Если на первый параметр влияет технология изготовления кристалла, то от второго параметра напрямую зависит быстродействие. Уменьшая напряжение логических уровней, мы добиваемся уменьшения потребляемой и рассеиваемой мощности. Уменьшая второй параметр, мы уменьшаем время, требуемое на переключение транзистора – следовательно, увеличиваем быстродействие. Разделение сигналов на группы по логическим уровням способствует уменьшению влияния электромагнитной интерференции и повышению эффективности протокола.

Использование дифференциального протокола направлено на уменьшение задержек, связанных со временем переключения транзистора между активными логическими уровнями: переключение между уровнями логического “0” и “1” происходит не по достижении конечного значения напряжения, а несколько ранее. Ввод линии опорного напряжения помогает осуществлять прецизионный контроль за возможными амплитудными девиациями протокола. Например, при использовании линии опорного напряжения 1,4В, уровень логической “1” соответствует промежутку 1,2-1,0В, а уровень логического “0” – 1,6-1,8В. Поэтому значение 1,2 В можно считать “1”, а уровень 1,6В – “0”, причем реальная логическая дискретность теперь составляет всего-навсего 0,4 В. Контрольным порогом срабатывания является точка пересечения реального и дополняющего сигналов (VX – cross-point), уровень которой составляет 50% от разности уровня опорного напряжения и порога переключения между активными уровнями, оговоренных сигнальным протоколом. Данная псевдо-дифференциальная схема позволяет не только компенсировать задержки на переключение, но и значительно снизить влияние электромагнитной интерференции за счет уменьшения длительности шума коммутации сигнала.

Используя инверсную логику, при передаче нулей микросхема может абсолютно не потреблять ток. Чтобы вывести все единицы, микросхема потребляет требуемое количество тока от собственного текущего состояния, генерируя напряжение, соответствующее низкому уровню. Этот метод терминирования учитывает минимальную типичную рассеиваемую мощность ввода-вывода при передаче случайных логических уровней в/из микросхемы памяти. Сигнальный интерфейс канала приема-передачи также требует терминирующего (VTERM) и опорного (VREF) напряжений для согласования протоколов, оба которых могут быть сгенерированы одним-единственным источником – регулятором напряжения (Voltage Generator) системы. Для развязки экранирующих и энергетических зон, как обычно, используются “сглаживающие” емкости больших номиналов – 1 µF и 100 µF , и высокочастотные шунтирующие конденсаторы 100nF. Терминирующие резисторы должны быть согласованы с полным сопротивлением канала (обычно 25 Ом и 50 Ом).

Независимые блоки рекалибровки синхронизации приемо-передатчиков, содержащие последовательные цепи обратной связи, постоянно отслеживают различные факторы девиации синхросигнала, “перестраивая” его, и поддерживают режим задержки “линковки” приемных (RX) и передающих (TX) каналов с интервалом, менее чем 5 нс.

Строго однонаправленное соединение по топологии типа “точка-точка”, передающие множественные биты, применение действительно реальной дифференциальной логики, где используется два вывода для приемника и передатчика на один сигнал. Независимые источники передающих (CFM-аналог) и приемных (CTM-аналог) синхросигналов не обязательно должны генерировать строго одинаковые синхроимпульсы, однако они должны использовать как можно меньший временной “разброс”. Терминирование, ставшее обязательным в современных ВЧ-линиях, в данном случае имеет внутреннюю программируемую реализацию посредством ранее упомянутого внешнего опорного резистора.

Gunning Transeiver Logic – это технология низковольтной высокочастотной системной шины, разработанная фирмой Intel еще для процессоров серии Pentium. Улучшенная версия GTL для процессоров Pentium II полу­чила название GTL+. Даль­нейшие усовершенствова­ния привели к появлению спецификации AGTL+, пред­назначенной для процессо­ров Pentium III/4 и далее. Все вари­анты шины полностью совместимы между собой. Все проводники системной шины замкнуты c обоих концов на резисторы, играющие роль терминато­ров. Логической единице на шине соответствует уровень 1,5 Вольта, низкий уровень выходного напряжения не должен превышать 0,6 Вольта. При обмене данными процессор генерирует сиг­нал Reference, составляющий примерно 2/3 от уровня ло­гической единицы на шине, который инициирует пере­дачу (прием) данных в соот­ветствующие буфера. Такой же сигнал могут иницииро­вать другие устройства под­ключенные к системной шине. При этом гарантирует­ся одновременное поступле­ние данных, независимо от длины проводников. Такое решение позволило значи­тельно упростить топологию системной платы. Уменьши­лось влияние конденсатор­ной емкости проводников, наведенной электромагнит­ной индукции. Стала возмож­ной надежная работа шины на частотах от 150 МГц и значительно выше. Схемы передатчиков сигналов этого интерфейса имеют выходы типа «открытый коллектор», а входные цепи приемников являются дифференциальными, сигнал воспринимается относительно опорного уровня на входе VREF.

Читать еще:  Как ремонтируют грыжу на шине

Переход на современные сигнальные протоколы сопряжен с большими проблемами технологического характера. Пониженное напряжение питания означает переход на другую норму производства кристаллов, Необходима специализированная аппаратура для контроля над операциями, осциллографы для снятия тайминговых характеристик новых чипов и специальные имитаторы критических условий.

Компьютерная Энциклопедия

Архитектура ЭВМ

Компоненты ПК

Интерфейсы

Мини блог

Самое читаемое

Ввод-вывод

Описание сигналов шины

OSC: Генератор. Высокочастотные импульсы с периодом 70 нс(14.31818 МГц).

CLOCK : Системная частота (от процессора).

RESET DRV : Этот сигнал используется для сброса или инициализации системной логики при включении питания или при низком уровне напряжения на линии. Он синхронизирован с задним фронтом CLOCK и имеет активный высокий уровень (от процессора ).

SA0-SA19: Биты адреса с 0 по 19. Эти линии используются для адресации памяти и устройств ввода/вывода в системе. 20 адресных линий позволяют адресовать до 1 Мбайта памяти. SA0 — это младший значащий разряд, а SA19 — старший значащий разряд. Сигналы генерируются либо процессором или устройством ПДП. Они имеют активный высокий уровень. (от процессора ).

SD0-SD15: Биты данных с 0 по 15. Эти сигналы служат для передачи данных между процессором, памятью и внешними устройствами. D0 — это младший разряд, а D15- старший. Они имеют активный высокий уровень (двунаправлен).

BALE :Разрешение селекции адреса. Этот сигнал вырабатывается контроллером шины 82288 и используется на системной плате для защелкивания верного значения адреса от процессора. Он доступен на канале ввода/вывода как индикатор того, что значение адреса на магистрали верное (если используется вместе с AEN). Адрес защелкивается по заднему фронту сигнала (двунаправлен).

I/ O CH CK: Проверка канала. Этот сигнал обеспечивает процессор информацией об ошибках четности памяти или внешних устройств в канале. Когда этот сигнал переходит в низкое состояние, регистрируется ошибка четности (в процессор).

I /O CHRDY : Готовность канала. Этот сигнал, обычно высокий, — переводится в низкое состояние памятью или внешним устройством для продления цикла обращения. Он дает возможность с минимальными затратами присоединять к системе устройства с низким быстродействием. Любое медленное устройство, используя этот сигнал, должно держать его в низком состоянии до тех пор, пока оно не проведет операцию распознавания адреса и не выполнит команду чтения или записи. Однако этот сигнал не должен оставаться в низком состоянии дольше 10 циклов синхронизации системы. Цикл обращения к памяти или внешнему уст-ройству увеличивается на целое число циклов синхронизации (в процессор).

IRQ3- IRQ15: Запрос на прерывание 3-15. Эти сигналы используются для передачи сообщения процессору о том, что устройство требует обслуживания. Они имеют разный приоритет. IRQ3 — с наивысшим приоритетом, а IRQ15 — с низшим. Запрос на прерывание вырабатывается при переходе сигнала из низкого состояния в высокое и удержании его до распознавания процессором (в процессор ).

IOR : Команда чтения из устройства. Данный сигнал указывает внешнему устройству на необходимость выставить свои данные на шину данных. Он может вырабатываться процессором или устройством ПДП. Активный уровень сигнала — низкий (от процессора ).

IOW: Команда записи в устройство. Этот сигнал сообщает устройству о необходимости ввода данных с магистрали. Он может вырабатываться как процессором, так и внешним устройством. Активный уровень сигнала — низкий (от процессора ).

SMEMR: Команда чтения памяти из пространства 1 Мбайт. Этот сигнал указывает памяти, что она должна выставить свои данные на шину. Он может вырабатываться как процессором, так и устройством ПДП. Активный уровень сигнала — низкий (от процессора ).

SMEMW: Команда записи в память из пространства 1 Мбайт. Данный сигнал указывает памяти на необходимость прочитать данные, выставленные на шину данных. Он может вырабатываться как процессором, так и устройством ПДП . Активный уровень сигнала -низкий (от процессора ).

MEMR : Команда чтения памяти: Этот сигнал указывает памяти, что она должна выставить свои данные на шину. Он может вырабатываться как процессором, так и устройством ПДП. Активный уровень сигнала — низкий (от процессора ).

MEMW: Команда записи в память. Данный сигнал указывает памяти на необходимость прочитать данные, выставленные на шину данных. Он может вырабатываться как процессором, так и устройством ПДП. Активный уровень сигнала — низкий (от процессора ).

D RQ0-DRQ3 DRQ5-DRQ7: Запрос ПДП 0-7. Данные сигналы являются асинхронными запросами канала периферийными устройствами для выполнения операций ПДП. Они имеют различный приоритет. DRQ7 — низший, а DRQ0 — высший. Запрос генерируется переводом соответствующего сигнала в активное (высокое) состояние. Сигнал должен удерживаться в высоком состоянии до тех пор, пока не станет активной соответствующая линия DACK (в процессор).

Читать еще:  Как сделать подставку для шин

DACK0 — DACK7: Подтверждение ПДП 0-7. Эти сигналы используются для ответа на соответствующие запросы ПДП (0-7). Они имеют низкий активный уровень (от процессора).

AEN: Разрешение адреса. Данный сигнал используется для отключения процессора и других устройств от канала для проведения цикла ПДП. Когда этот сигнал активен (высокий), контроллер ПДП получает шину адреса, шину данных, а также линии чтения и записи (от процессора).

T/C: Счетчик завершения. На этой линии появляется импульс, когда достигнуто состояние счетчика завершения какого-либо устройства ПДП (от процессора).

REFRESH: Запрос на регенерацию динамической памяти (от процессора).

LA17-LA23: Незащелкиваемые адресные линии А17-А23 (двунаправлен).

SBHE: Показывает что старший байт данных находится на старшей шине данных SD8-SD15 (двунаправлен).

0WS: Сигнал показывает процессору что текущий цикл шины может быть выполнен без дополнительных тактов ожидания (в процессор).

MASTER: Сигнал перехвата управления внешним устройством системной магистрали (в процессор).

MEM CS16 : Сигнал, подтверждающий то, что процессор может работать с этой памятью 16-разрядными словами без побайтовой распаковки (в процессор).

IO CS16: Аналогично, только с устройствами ввода/вывода (в процессор).

Помимо описанных сигналов, в канале ввода/вывода имеется ряд линий питания для устройств, подключенных к каналу.

Функционирование микропроцессора

Выполнение команд можно представить последовательностью циклов шины (циклов обмена), в течение которых МП обращается к памяти за командами или обменивается данными с памятью или внешними устройствами. Каждый цикл шины инициируется устройством шинного интерфейса и содержит четыре обязательных такта Т1 — Т4. В такте Т1 выдается адрес на совмещенную шину адреса/данных, в такте Т2 производится коммутация направления передачи, в тактах ТЗ и Т4 — передача данных.

Если в системе имеются запоминающие или внешние устройства, которые не могут передавать информацию с максимальной пропускной способностью шины, то с помощью сигнала неготовности RDV = 0 вводится необходимое число тактов ожидания TW между тактами ТЗ и Т4. В зависимости от выбранного способа управления сигналом RDY система может быть выполнена в виде «нормально готовой» или «нормально неготовой». Вариант нормально готовой системы характерен лишь для небольших однопроцессорных МПС, в которых большинство устройств имеют достаточное быстродействие. При обращении микропроцессора к устройствам с недостаточным быстродействием последние должны установить сигнал RDY = 0 не позднее чем через 8 не после начала такта ТЗ (рис. 5, а) *. В нормально неготовой системе устройства обычно требуют введения тактов ожидания TW. Если же выбрано устройство, не нуждающееся в этом, то оно должно своевременно обеспечивать RDY=1, чтобы после Т3 наступил такт Т4 (рис. 5,б), т. е. чтобы предотвратить переход МП в состояние ожидания. Для формирования сигнала RDY сигналы готовности от устройств подаются в МП через генератор К1810ГФ84.

Рис. 5. Временные диаграммы сигнала RDY в “нормально готовой” (а) и “нормально неготовой” (б) системах

Функционирование МП ВМ86 иллюстрируется временными диаграммами, приведенными на рис. 6. Цикл начинается с формирования в такте TI сигнала определяющего тип устройства (ЗУ или ВУ), к которому производится обращение для пересылки данных. Длительность сигнала равна длительности цикла шины, и он используется для селекции адреса устройства. В такте Т1 и в начале такта Т2 микропроцессор выставляет адрес ЗУ на линии А19 — А16 и AD15 — AD0 либо адрес ВУ на шины AD15 — AD0, а также вырабатывает сигнал ВНЕ, который вместе А0 определяет передачу слова или одного из байтов. Одновременно с этим МП выдает строб адреса ALE, по спаду которого адрес фиксируется во внешних регистрах-защелках. На выходах этих регистров адрес сохраняется в течение всего цикла шины (до записи нового значения).

В такте Т2 происходит переключение шин: на линии A19/S6 — A16/S3 поступают сигналы состояния S6 — S3, которые сохраняются до конца такта Т4. В дальнейшем значения этих сигналов зависят от вида выполняемого действия чтение или запись.

В цикле чтения в такте Т2 линии AD15 — AD0 переводятся в третье состояние до появления данных от адресованного устройства. В тактах Т2 – Т4 вырабатывается сигнал чтения =0, который указывает этому устройству на необходимость выдачи данных.

Для управления буферами данных, которые обычно подключаются к линиям AD15 — AD0, в тактах Т2 — Т4 формируется сигнал , разрешающий передачу данных. Направление передачи данных при чтении определяет сигнал =0, действующий в течение всего цикла.

После выполнения чтения и установления сигнала =1 микропроцессор заканчивает такт Т4 следующим образом: линии AD15 — AD0 находятся в высокоомном состоянии, сигналы , , , S7 — S3 неактивны, буферы данных отключены от канала.

В цикле записи в такте Т2 адрес на линиях AD15 — AD0 заменяется данными, предназначенными для записи в адресуемое устройство. Данные остаются действительными до середины такта Т4 и сопровождаются сигналом =0, который используется в качестве строба для записи данных в устройство. Сигнал =0 появляется уже в такте Т1 и используется для подготовки буферов к передаче данных. Сигнал DT/R=1, переключающий буферы на передачу данных в направлении к МП, удерживается на протяжении всего цикла записи. После установления =1 такт Т4 заканчивается так же, как и при выполнении цикла чтения.

Читать еще:  Как проверяют износ шин

Таким образом, циклы чтения и записи различаются не только активными значениями сигналов или и состоянием сигнала , но и тем, что в цикле записи сигналы и становятся активными раньше и имеют большую длительность, чем в цикле чтения. Соответственно данные при записи присутствуют на шине в течение большего промежутка времени, чем при чтении. Временные диаграммы приведены на рис.6.

Рис.6. Временные диаграммы работы ВМ86

Рис.7. Циклы подтверждения прерывания в минимальном режиме

Особо следует остановиться на том, как МП подтверждает прерывание после восприятия запроса по входу INTR (рис. 8). В этом случае выполняются два цикла INTA, разделенные двумя холостыми тактами TI. В этих циклах МП не выдает адрес, но формирует строб ALE. Первый цикл обеспечивает подготовку к приему байта, определяющего тип прерывания, и информация в этом цикле не принимается. Во втором цикле читается вектор прерывания по линиям AD7 — ADO. Этот цикл подобен обычному циклу чтения, но вместо сигнала = 0 вырабатывается сигнал = 0. Для предотвращения захвата шин сигналом на входе HOLD (или в максимальном режиме) формируется внутренний сигнал блокировки , начиная с такта Т2 первого цикла и кончая тактом Т2 второго цикла сигнала .

Рис.8. Последовательность сигналов при подтверждении прерывания по входу INTR

Рис. 9. Последовательность сигналов при захвате шины в минималном режиме

Последовательность сигналов при захвате шин в минимальном режиме иллюстрирует рис. 9. При поступлении запроса HOLD = l микропроцессор формирует сигнал подтверждения захвата HLDA с середины такта Т4 текущего цикла шины или холостого такта, а также переводит свои шины адреса, данных и управления в состояние z, в результате чего МП отключается от канала, предоставляя его в пользование устройству, пославшему запрос захвата. Временные параметры сигналов HOLD и HLDA приведены на рис. 10.

Рис.10. Временные диаграммы сигналов HOLD и HLDA

Основные характеристики микропроцессора: архитектура Фон-Неймана; совмещенная шина адреса – данных; объём адресуемой памяти – 1 Мб; разрядность шины данных – 8 бит; адресное пространство системы ввода-вывода 64кБ, набор из 158 базовых команд; напряжение питания + 5В.

Шина данных

По этой шине данные передаются между различными устройствами. Например, считанные из оперативной памяти данные могут быть переданы процессору для обработки, а затем полученные данные могут быть отправлены обратно в оперативную память для хранения. Таким образом, данные по шине данных могут передаваться от устройства к устройству в любом направлении, т.е. шина данных является двунаправленной.

Разрядность шины данных определяется разрядностью процессора, т.е. количеством двоичных разрядов, которые процессор обрабатывает за один такт. Разрядность процессоров постоянно увеличивалась по мере развития компьютерной техники.

За 25 лет, со времени создания первого персонального компьютера (1975г.), разрядность шины данных увеличилась с 8 до 64 бит.

Шина адреса

Шина адреса предназначена для передачи по ней адреса того устройства (или той ячейки памяти), к которому обращается процессор. Адрес на нее выдает всегда только процессор. По шине данных передается вся информация. При операции записи информацию на нее выставляет процессор, а считывает то устройство (например, память или принтер), адрес которого выставлен на шине адреса. При операции чтения информацию выставляет устройство, адрес которого выставлен на шине адреса, а считывает процессор.

Таким образом, каждое устройство или ячейка оперативной памяти имеет свой адрес. Адрес передается по адресной шине, причем сигналы по ней передаются в одном направлении от процессора к оперативной памяти и устройствам (однонаправленная шина).

Разрядность шины адреса определяет адресное пространство процессора, т.е. количество ячеек оперативной памяти, которые могут иметь уникальные адреса. Количество адресуемых ячеек памяти можно рассчитать по формуле:

где n – разрядность шины адреса.

Каждой шине соответствует свое адресное пространство, т. е. максимальный объем адресуемой памяти:

Разрядность шины адреса постоянно увеличивалась и в современных персональных компьютерах составляет 32 бит. Таким образом, максимально возможное количество адресуемых ячеек памяти равно:

N == = 4 294 967 296 = 4 Гб

В персональных компьютерах величина адресного пространства процессора и величина фактически установленной оперативной памяти практически всегда различаются. Несмотря на то, что общий объем адресуемой памяти достигает 4 Гбайт, величина фактически установленной оперативной памяти может быть значительно меньше.

Аппаратно на системных платах реализуются шины различных типов. В компьютерах РС/286 использовалась шина ISA (Industry Standard Architecture), имевшая 16-разрядную шину данных и 24-разрядную шину адреса. В компьютерах РС/386 и РС/486 используется шина EISA (Extended Industry Standard Architecture), имеющая 32-разрядные шины данных и адреса. В компьютерах PC/ Pentium используется шина PCI (Peripheral Component Interconnect), имеющая 64-разрядную шину данных и 32-разрядную шину адреса.

Шина управления

По шине управления передаются сигналы такие, например, как сигналы чтения, записи, готовности, определяющие характер обмена информацией по магистрали.

Сигналы управления определяют, какую операцию считывание или запись информации из памяти нужно производить, синхронизируют обмен информацией между устройствами. Кроме того, каждое внешнее устройство, которому нужно обратиться к процессору, имеет на этой шине собственную линию.

Когда периферийное устройство “хочет обратиться” к процессору, оно устанавливает на этой линии специальный сигнал (сигнал прерывания), заметив который, процессор прерывает выполняемые в этот момент действия и обращается (командой чтения или записи) к устройству.

Ссылка на основную публикацию
Adblock
detector